JSSC 2019第9期Power Management40nmVCO

Analysis and Correction of Noise Injection Due to Parallel-Output-Misalignment P

本文提出了一种并联输出失准校正电路，有效消除了环形时间数字转换器中的相位噪声。

40nm CMOS, 3或0.8 ps时间分辨率, 12 ns时间长度检测范围

并联输出失准环形时间数字转换器相位噪声Vernier TDCCMOS

▸创新点1：并联输出失准校正电路（POM error correction circuit）通过嵌入开关形成短时窗口（<15 ps），有效识别并校正环形TDC中并行输出的相位失准问题，将相位噪声降低22 dB以上，显著提升系统线性度。

▸创新点2：联合环形Vernier（CRV）TDC结构作为相位切割器，将时间间隔分割为固定长度段（约160 ps）和残余段，仅需测量残余段以实现超高分辨率（0.8 ps），同时支持12 ns大范围检测，兼顾分辨率与动态范围。

▸创新点3：短时窗口技术通过动态开关控制创建亚皮秒级（<15 ps）时间窗口，精准捕捉并行输出失准事件，结合N校准电路实现实时补偿，解决了传统环形TDC中噪声注入的核心问题。

▸创新点4：40 nm CMOS工艺下实现的量化噪声主导设计，通过消除POM效应使量化误差成为唯一相位噪声来源，达成3 ps/0.8 ps双模分辨率，验证了低功耗与高精度的协同优化。

Abstract

A phenomenon called parallel-output misalignment (POM), which intrinsically occu rs in ring-type time-to-digital converters (TDCs) like gated-ring oscillator (GRO) or Vernier- ring TDCs, is discussed in this paper. We found that the phase noise caused by POM error may be larger than that due to quantization error by up to 22 dB or even more. Thus, the overall phase noise contribution is dominated by the POM effect rather than the quantization error. This paper proposes a conjoined-ring Vernier (