← 返回 JSSC 论文列表JSSC 2019第11期Data ConvertersDAC
A 31-μW 148-fs Step 9-bit Capacitor-DAC-Based Constant-Slope Digital-to-Time Con
提出一种高效低功耗的电容阵列数字时间转换器，采用恒斜率放电技术。
1V电源, 40MHz时钟, 31μW功耗, 148fs分辨率, 9位范围
数字时间转换器电容阵列恒斜率放电低功耗高线性度
▸创新点1：基于电容阵列的恒斜率放电技术（电路创新）。通过恒斜率放电机制实现高线性度的数字到时间转换，显著提高了时间分辨率，达到148 fs的精细分辨率。
▸创新点2：使用边缘电容DAC调节起始电压（方法创新）。利用边缘电容DAC精确控制恒斜率放电的起始电压，确保时间转换的准确性和稳定性，DNL和INL分别仅为0.96/1.07 LSB。
▸创新点3：低功耗设计（系统创新）。优化电路结构和电源管理，使DTC在40 MHz时钟频率下仅消耗31 µW，显著降低了功耗，适用于低功耗应用场景。
▸创新点4：电荷重分配技术（电路创新）。采用电荷重分配技术实现电容阵列的高效利用，进一步提升了电路的能效和性能。
Abstract
This article proposes a power-efficient highly
linear capacitor-array-based digital-to-time converter (DTC)
using a charge redistribution constant-slope approach. A fringe-
capacitor-based digital-to-analog converter (C-DAC) array is
used to regulate the starting supply voltage of the constant
discharging slope fed to a fixed-threshold comparator. The
DTC operation mechanism is analyzed and design tradeoffs
are investigated. The proposed DTC consumes merely 31 µW
from a 1-V supply when clocked at