JSSC 2019第11期Power Management65nmPLL

An All-Digital Fused PLL-Buck Architecture for 82 Average Vdd-Margin Reduction i

提出UniCaP架构，通过统一时钟和电源控制减少82%的Vdd冗余，支持动态电压频率调整。

82%平均Vdd冗余减少，0.6–1.0-V电压范围

UniCaP架构动态电压频率调整Vdd冗余减少自适应时钟调节65nm工艺

▸创新点1：统一时钟和电源控制架构（UniCaP）通过将电压调节环路整合到时钟调节环路中，实现了时钟频率（fclk）对电压（Vdd）和温度（T）变化的即时自适应，减少了传统系统中因电压波动导致的时序裕量损失，平均Vdd冗余降低了82%。

▸创新点2：动态电压频率调整（DVFS）技术通过UniCaP架构实现了实时动态电压和频率调节，支持在连续和不连续导通模式（CCM/DCM）之间自主切换，从而在宽负载电流范围内保持高效能。

▸创新点3：自适应时钟调节技术通过UniCaP架构减少了Vdd冗余，无需自适应时钟调节的性能损失，同时温度裕量降低了40-55 mV，显著提升了系统的能效比。

▸创新点4：全数字化构建的UniCaP架构在65-nm buck转换器测试芯片上实现，支持0.6-1.0-V Cortex-M0微处理器的电源管理，展示了其在复杂系统中的实际应用潜力。

Abstract

Traditional digital systems employ independent loops to control supply voltage ( Vdd) and clock frequency ( fclk). A clock regulation loop, for instance, a phase-locked loop (PLL), locks the system clock to a reference clock (REFCLK). Concur- rently, a voltage regulation loop sets V dd to a target value under rapidly varying load current or line-side disturbances. Limita- tions in voltage regulator loop bandwidth result in signiﬁcant V dd ﬂuctuation, leading to timing slack degradation in digita