← 返回 JSSC 论文列表JSSC 2019第11期Data Converters
Prior work has addressed some challenges in fine-grained IVR design for digital S
本文提出了一种适用于多种稳压器的UniCaP框架，解决了相位锁定和自适应时钟问题。
无
UniCaP框架相位锁定自适应时钟稳压器延迟锁定环
▸创新点1：UniCaP框架的创新性在于其广泛适用于多种稳压器类型（包括LDOs、SC和降压转换器），通过统一的控制架构实现了跨类型的高效电压调节，解决了传统方法中针对不同类型稳压器需定制设计的局限性。
▸创新点2：可靠的相位和频率锁定技术通过结合时钟和Vdd调节，首次解决了实际应用中跨域通信所需的相位锁定问题，显著降低了Vdd下垂的防护带需求，提升了系统稳定性。
▸创新点3：全数字延迟锁定环（DLL）技术实现了自主CCM/DCM转换和零电压开关（ZVS），在各种负载条件下优化了转换效率，减少了传统模拟方法中的延迟和能效损失。
▸创新点4：集成ARM Cortex-M0处理器作为负载和特性分析工具，不仅支持宽负载范围，还实现了Vdd边际的实时监测和优化，实测显示在0.6-1V范围内平均恢复了82%的Vdd边际。
Abstract
sed on Iload sensing relying on an analog
zero-crossing detector [2] have been presented. In addition to
precluding all-digital design, the technique does not account
for bridge driver delays for zero voltage switching (ZVS),
degrading converter efficiency. Ring-oscillator-based methods
have also been proposed [3], [4] in place of ADCs to quan-
tize V
dd error. However, these techniques do not provide
adaptive clocking [5]–[11] and therefore require significant
guardbands for Vdd droop. More recen