← 返回 JSSC 论文列表JSSC 2019第12期Clocking & PLLsPLL
A 265-μW Fractional- N Digital PLL With Seamless Automatic Switching Sub-Samplin
提出一种265μW超低功耗分数N数字锁相环，实现无缝切换子采样操作。
265μW功耗，2.8ps积分抖动，-52dBc分数杂散
分数N数字锁相环超低功耗子采样抖动变压器振荡器
▸创新点1：无缝切换反馈机制（系统创新） - 提出了一种新型反馈架构，可在不中断锁相状态的情况下实现采样模式与子采样模式的无缝切换，显著减少了工作在高频的电路模块数量，使系统功耗降低至265μW。
▸创新点2：变压器堆叠gm振荡器（电路创新） - 采用变压器耦合的跨导堆叠结构，在保证足够输出摆幅驱动后级的同时，通过阻抗变换优化了功耗效率，实现了超低功耗的振荡器设计。
▸创新点3：截断恒斜率数字时间转换器（方法创新） - 提出截断式恒斜率DTC架构，通过优化转换曲线线性度与动态范围，在保持<2.8ps抖动性能的同时，将功耗降低40%以上。
▸创新点4：混合式频率捕获系统（系统创新） - 结合离死区检测器和背景工作的占空比频率锁定环，实现快速可靠的启动捕获，并在大扰动时自动恢复锁定，相位误差容限提升3倍。
Abstract
This article proposes a fractional- N digital
phase-locked loop (DPLL) that achieves a 265- µWu l t r a - l o w -
power operation. The proposed switching feedback can seam-
lessly change the DPLL from sampling operation to sub-sampling
operation without disturbing the phase-locked state of the DPLL
to reduce the number of building blocks that works at the
oscillator frequency, leading to significant power reduction.
With the reduced number of high-frequency circuits, scaling
the reference frequen