← 返回 JSSC 论文列表JSSC 2019第12期Digital CircuitsNeural Network AcceleratorOp-Amp
C Offset V oltage of TIAs Mismatches in the TIA circuits introduce input-referre
该论文分析了TIA电路中的偏移电压及其对设计的影响，并提出了减少偏移电压的方法。
偏移电压小于1mV，时间常数5μS
TIA电路偏移电压功率效率寄生电容时间常数
▸电路创新：采用大型输入器件（如运放输入管）显著降低偏移电压（VOS），通过增大器件面积减少工艺失配，典型偏移电压可控制在1mV以下，满足系统对低噪声的要求。
▸设计方法创新：通过优化版图布局（如共质心匹配、对称布线）进一步抑制偏移电压，结合器件尺寸优化，确保VOS,I和VOS,Q的平方和远小于1/(πImRf)的设计约束条件。
▸系统架构创新：移除传统振荡器中的大负载电容，仅利用寄生电容（如CXO2=1pF）工作，通过分析寄生电容对时间常数（τ=CXO2/(A1·gm)）的影响，实现功耗降低且维持5μS时间常数的性能。
▸电路参数创新：精确设计TIA输入阻抗（Rin,TIA≤500kΩ）与寄生电容（CXO1=1pF）的极点频率关系，确保其10倍于振荡频率（ωm），避免相位误差影响稳定性。
Abstract
,I and VOS ,Q .T a k i n g
into account the effect of offsets in Fig. 4, the following has
to be satisfied by design to minimize the impact of the offset
voltage:
√
V 2
OS ,I + V 2
OS ,Q << 1
π Im R f . (11)
Offset voltage can be greatly reduced by using large input
devices in the opamp and a proper layout. As shown in
Section IV, since the opamps do not require large bandwidth,
large input devices can be used to minimize the offset voltage
(typically less than 1 mV) and satisfy (11).
D. Parasiti