← 返回 JSSC 论文列表JSSC 2019第12期Other0.18-μm
Thus the effect of process skew for given technology can be compensated by optim
该论文提出了一种通过优化角落补偿工艺偏差的方法，并设计了一种原生器件调节方案以实现双调节供电变化。
0.18-μm CMOS, 0.0045 mm², 192 pW, 0.53% PVT variations, 0.020%/V, 33 ppm/°C
工艺偏差供电调节漏电流CMOSPVT变化
▸创新点1：工艺偏差补偿方法（方法创新） - 通过优化工艺角（SS、TT、FF）实现工艺偏差的自动补偿，无需额外修调，在0.18μm CMOS工艺下实现0.53%的未修调PVT偏差，显著提升制造鲁棒性。
▸创新点2：原生器件双调节供电方案（电路创新） - 采用原生器件构建双级调节架构，同时抑制电源电压波动和工艺变化，实现0.020%/V的电源抑制比，相比传统单级调节方案性能提升显著。
▸创新点3：仅使用漏电流操作的超低功耗设计（系统创新） - 全电路采用单支路漏电流工作模式，在0.0045mm²面积下仅消耗192pW功耗，为纳米级功耗系统提供新设计范式。
▸创新点4：多晶圆验证的工艺普适性（方法创新） - 通过三组晶圆（SS/TT/FF）共45颗芯片的实测数据验证方案普适性，温度系数低至33ppm/°C，展现强工艺适应性。
Abstract
corners. A regulation scheme with a native device
is also proposed to achieve a double regulation of supply
variation. The whole circuit is formed in a single branch
that is operated using only leakage current. The reference
generator fabricated in three (SS, TT, and FF) wafers of
a 0.18- μm CMOS. With an active area of 0.0045 mm
2,
it consumes 192 pW at room temperature. The measurement
from 45 chips (15 chips per wafer) shows untrimmed PVT
variations of 0.53%, 0.020%/V , and 33 ppm/ ◦C, respec