JSSC 2020第3期Data Converters28nmSAR ADC

A 16-GS-s 122-mW Seven--Eight-Way Split Time-Interleaved SAR ADC Achieving 542-d

提出一种16GS/s、122mW的七/八路分割时间交织SAR ADC，实现54.2dB SNDR。

28nm CMOS, 1.6 GS/s, 54.2-dB SNDR, 67.1-dB SFDR, 2.5-GHz ERBW

SAR ADC时间交织数字校准高速应用低功耗

▸创新点1：分割时间交织拓扑结构（系统创新）。该论文提出了一种新颖的七/八路分割时间交织拓扑结构，将传统时间交织ADC分为两部分，每部分具有不同的通道数，但保持相同的总采样率。这种结构显著提高了时序偏差校准的收敛速度，同时避免了额外模拟电路的使用，优化了系统性能。

▸创新点2：数字背景时序偏差校准（方法创新）。论文采用了一种高效的数字背景时序偏差校准技术，无需额外的模拟电路，即可快速校准时序偏差。该校准方法在保证高精度（SNDR达54.2 dB，SFDR达67.1 dB）的同时，显著降低了校准复杂度，提升了系统的实用性。

▸创新点3：输入阻抗保持不变（电路创新）。通过创新的电路设计，该ADC在分割时间交织结构下保持了输入阻抗的稳定性，这对于高速应用中的前级驱动电路至关重要，确保了系统的整体性能和信号完整性。

▸创新点4：低功耗高性能设计（系统创新）。该ADC在28-nm CMOS工艺下实现，核心功耗仅为12.2 mW，运行速度为1.6 GS/s，其Walden FOM为18.2 fJ/conv.-step，Schreier FOM为162.4 dB，展现了卓越的能效比和性能指标。

Abstract

This article presents a split time-interleaved (TI) successive-approximation register (SAR) analog-to-digital converter (ADC) with digital background timing-skew mismatch calibration. It divides a TI-SAR ADC into two split parts with the same overall sampling rate but different numbers of TI channels. Beneﬁtting from the proposed split TI topology, the timing-skew calibration convergence speed is fast without any extra analog circuits. The input impedance of the overall TI-ADC remains unchanged,