← 返回 JSSC 论文列表JSSC 2020第3期Clocking & PLLs40nmPLL
A Fractional- -N- PLL With Space-Time Averaging for Quantization Noise Reduction
提出一种时空平均技术，显著降低分数N锁相环的量化噪声
2.4-GHz, 40-nm CMOS, 相位噪声降低10dB（1MHz偏移）和21dB（10MHz偏移）, 集成rms抖动从9.55ps降至2.26ps
分数N锁相环量化噪声时空平均动态元素匹配相位噪声
▸创新点1：时空平均技术实现瞬时分数分频（方法创新）。通过结合空间和时间维度的平均技术，有效降低了量化噪声，显著提升了PLL的相位噪声性能，实测显示在1MHz和10MHz偏移处相位噪声分别降低了10dB和21dB。
▸创新点2：并行分频器阵列实现空间平均（电路创新）。采用多个分频器并行工作，通过动态分配不同的分频比，实现了量化误差的空间平均，从而在不增加单一路径复杂度的前提下提高了系统整体性能。
▸创新点3：动态元素匹配技术降低分频器功耗（电路创新）。通过DEM技术动态切换分频器单元，优化了功耗分配，在保持空间平均效果的同时大幅降低了分频器阵列的功耗开销。
▸创新点4：单分频器相位选择实现空间平均（电路创新）。提出了一种创新性的相位选择方案，仅用单个分频器配合精密相位控制即可实现等效的空间平均效果，在降低50%功耗的同时仍保持2.26ps的优异抖动性能。
Abstract
This article presents a space–time averaging tech-
nique that can realize instantaneous fractional frequency division,
and thus, can significantly reduce the quantization error in a
fractional-N phase-locked loop (PLL). Spatial averaging can be
achieved by using an array of dividers running in parallel. Their
different division ratios are generated by using a fractional /Delta1/Sigma1
modulator (DSM) and a dynamic element matching (DEM) block.
To reduce the divider power, this article also propos