JSSC 2020第4期Digital Circuits14nm

A 4900- --mu- m2 839-Mb-s Side-Channel Attack- Resistant AES-128 in 14-nm CMOS W

本文提出了一种抗侧信道攻击的AES-128硬件加速器，采用随机字节顺序洗牌和线性掩码技术，显著提升了安全性。

14nm CMOS, 750mV, 839Mb/s, 11mW

AES-128侧信道攻击硬件加速器随机化技术能效优化

▸创新点1：随机字节顺序洗牌技术（方法创新） - 通过异构Sbox实现动态字节顺序随机化，打破功耗与密钥间的相关性，使CPA攻击所需最小泄露轨迹数(MTD)提升>1200倍，且面积开销仅23%。

▸创新点2：线性掩码MixColumns电路（电路创新） - 在MixColumns运算中引入线性掩码层，将正确密钥猜测的相关系数衰减2.3倍，同时保持<1%的性能损失，实现算法级侧信道防护。

▸创新点3：双轨AddRoundKey电路（电路创新） - 采用差分逻辑设计密钥加模块，使功耗特征与汉明距离/汉明权重模型的关联性降低9.2倍，TVLA泄漏指标改善1100倍。

▸创新点4：全数字可综合架构（系统创新） - 在14nm CMOS中实现4900μm²超紧凑面积，支持839Mb/s吞吐率，峰值能效达390Gbps/W，首次验证了可综合SCA防护方案在先进工艺的可行性。

Abstract

Cryptographic circuits such as advanced encryption standard (AES) are vulnerable to correlation power analy- sis (CPA) side-channel attacks (SCAs), where an adversary monitors chip supply current signatures or electromagnetic (EM) emissions to decipher the value of embedded keys. This article describes an all-digital, fully synthesizable SCA-resistant 16-b serial AES-128 hardware accelerator fabricated in 14-nm CMOS, occupying 4900 µm 2. Randomized byte-order shufﬂing through heterogeneous Sboxe