JSSC 2020第5期Data Converters28nm

TG-SPP A One-Transmission-Gate Short-Path Padding for Wide-Voltage-Range Resilie

提出基于传输门的短路径填充方法，减少时序误差检测与校正电路的面积开销。

28nm CMOS

短路径填充时序误差检测传输门面积优化SHA-256芯片

▸创新点1：单传输门短路径填充方法（TG-SPP）通过仅使用一个传输门扩展短路径至负时钟相位，显著降低了传统方法中需要数十至数百个缓冲器的面积开销，同时保持关键路径不受影响。该方法在28-nm CMOS工艺中实现了6倍的时序面积开销降低和功耗优化。

▸创新点2：轻量级误差检测锁存器设计通过仅增加两个晶体管（相比传统24-T触发器），大幅减少了EDAC电路的面积开销，特别适用于近阈值电压区域的高效能耗比需求。

▸创新点3：自动插入流程通过开发传输门插入规则和优化算法，解决了短路径与关键路径交叉的复杂性问题，实现了高效且可靠的短路径填充自动化，提升了设计效率。

▸创新点4：整体系统在近阈值电压区域实测实现了55%–405%的频率提升和38.6%–69.4%的功耗节省，验证了TG-SPP方法与轻量级EDAC协同优化的有效性。

Abstract

Resilient circuits with timing error detection and correction (EDAC) can eliminate the excess timing margin but suffer from the short-path (SP) issue where SPs must be padded to exceed the detection window. SP padding (SPP) is similar to, but severer than, hold time ﬁxing. Thus, it incurs signiﬁcant area overhead, especially when working in the near-threshold region. In this article, we propose a transmission gate-based SPP (TG-SPP) method, which uses only one transmission gate to extend an SP t