JSSC 2020第6期Clocking & PLLs28nm

A 100-MHz BW 726-dB-SNDR CT -- Modulator Utilizing Preliminary Sampling and Quan

一款采用预采样量化技术的100MHz带宽CT调制器，实现72.6dB SNDR

100MHz带宽, 72.6dB SNDR, 16.3mW功耗, 0.019mm²面积

连续时间调制器预采样量化过采样率低功耗高带宽

▸创新点1：预采样量化技术（PSQ）是一种方法创新，通过将采样和量化分为粗调和细调两步，类似子范围架构，显著延长了后端量化器的可用转换时间，在0.65超量环路延迟系数下实现了几乎全时钟周期的利用率，同时将量化器功耗降低至1.4mW。

▸创新点2：前馈ELD补偿路径是一种系统创新，通过在CIFF拓扑的积分器级联中添加该路径，有效补偿了超量环路延迟，简化了设计结构，使得整个调制器仅需一个DAC，降低了系统复杂度和功耗。

▸创新点3：仅需一个DAC的设计是一种电路创新，通过优化系统架构和补偿路径，避免了传统设计中多个DAC的需求，减少了芯片面积（0.019mm²）和功耗（总功耗16.3mW），同时保持了72.6dB的SNDR和100MHz的信号带宽。

▸创新点4：高动态范围与低功耗的平衡是一种性能创新，该设计在100MHz带宽下实现了76.3dB的动态范围和174.2dB的Schreier FoM，展现了在高速高精度ADC领域的卓越能效比。

Abstract

This article reports a 4th-order 100-MHz band- width continuous-time (CT) delta–sigma modulator in 28-nm CMOS. A preliminary sampling and quantization (PSQ) technique is presented, which allows almost a full utilization of the clock period for the quantization to extend the available conversion time of the backend quantizer (QTZ) under a 0.65 excess loop delay (ELD) coefﬁcient. With the PSQ, both the sampling and quantization of the backend QTZ are splitted into two steps, coarse and ﬁne, simila