← 返回 JSSC 论文列表JSSC 2020第6期Data Converters28nmNeural Network Accelerator
A 5-GS-s 1586-mW 94-ENOB Passive-Sampling Time-Interleaved Three-Stage Pipelined
一款5GS/s、1586mW功耗的被动采样时间交错三级流水线ADC，具有高精度和低功耗特性。
5GS/s采样率，158.6mW功耗，1V电源，6GHz带宽，75.2dB SFDR/SNDR
高速ADC时间交错流水线SAR低功耗高精度
▸创新点1：无缓冲快速稳定输入前端 - 采用片上终端匹配的无缓冲设计，显著降低功耗并实现超过6 GHz的带宽，同时保持高信号完整性。这一方法创新解决了传统缓冲前端在高带宽下的功耗瓶颈问题。
▸创新点2：低抖动时钟链（11-fs） - 通过优化的时钟分配网络和低噪声设计，实现了仅11飞秒的附加抖动，为高精度时间交织采样提供了关键时钟稳定性保障。这一电路创新直接提升了ADC的时序精度和动态范围。
▸创新点3：异步三级流水线SAR子ADC - 结合流水线架构与SAR ADC的优势，通过异步时序控制实现三阶段数据转换，在保持高能效（46.1 fJ/step）的同时提升转换速率至5 GS/s。这种混合架构创新平衡了速度与精度需求。
▸创新点4：片上模拟-数字联合校准 - 集成实时数字校准算法与模拟补偿电路，协同校正子ADC失配和时间交织误差，使Nyquist频带下仍保持65.4 dB SFDR/58.5 dB SNDR。该系统性创新解决了大规模交织ADC的核心性能瓶颈问题。
Abstract
This article presents a 5-GS/s 12-b passive-sampling
8×-interleaved hybrid analog-to-digital converter (ADC) that
achieves a low-frequency SFDR/SNDR of 75.2/62.4 dB and
a Nyquist SFDR/SNDR of 65.4/58.5 dB. A significant power
reduction while attaining a bandwidth in excess of 6 GHz and
a high spectral purity are enabled by: 1) an on-chip terminated
very fast settling buffer-less input front end; 2) an on-chip clock
chain with as low as 11-fs added jitter; 3) an asynchronous
three-stage pipelined-