← 返回 JSSC 论文列表JSSC 2020第7期Clocking & PLLs28nmPLL
Analysis of a 28-nm CMOS Fast-Lock Bang-Bang Digital PLL With 220-fs RMS Jitter
28nm CMOS工艺下实现快速锁定、低相位噪声的Bang-Bang数字PLL，适用于毫米波通信。
28nm CMOS, 22.5–27.7-GHz, 220 fs rms jitter, 25 mW, 0.09-mm² core area
数字锁相环毫米波通信低相位噪声快速锁定齿轮换档算法
▸创新点1：自动带宽控制功能（系统创新）。通过离散时间PLL模型和理论传递函数实现动态带宽调整，优化了锁定速度和相位噪声性能，使PLL在22.5-27.7 GHz范围内保持低抖动（220 fs RMS）。
▸创新点2：齿轮换档算法实现快速锁定（方法创新）。该算法在频率捕获阶段提升带宽以加速锁定（从780 µs缩短至45 µs），随后降低带宽以优化抖动性能，兼顾了高速与高精度需求。
▸创新点3：基于变压器反馈和可调源桥电容器的DCO设计（电路创新）。采用变压器反馈结构结合可调源桥电容，实现了宽调谐范围（FoM_T达-191 dBc/Hz）和精细频率分辨率，同时保持低相位噪声（FoM -184 dBc/Hz）。
▸创新点4：支持毫米波通信的高阶调制（应用创新）。通过2.5倍频覆盖60 GHz频段所有IEEE-802.11ad信道，并实现-35.9 dB的EVM，可支持256 QAM等高阶调制，满足毫米波通信系统需求。
Abstract
This article analyses and demonstrates a
22.5–27.7-GHz fast-lock low-phase-noise bang-bang digital
phase-locked loop (PLL) for millimeter-wave (mm-wave)
communication. A discrete-ti me PLL model, together with
theoretical transfer functions, gives insight on the functionality
of the automatic bandwidth control, on the effect of the
gear-shift algorithm for fast lock and on the different noise
contributions. The proposed gea r-shift algorithm scales up the
PLL bandwidth for faster acquisition and