← 返回 JSSC 论文列表JSSC 2020第8期Data Converters28nmProcessor/CPU
A Variation-Resilient Microprocessor With a Two-Level Timing Error Detection and
提出一种具有两级时序错误检测与校正的变异弹性微处理器架构，显著提升能效。
0.36V超低供电电压，能效提升60.5%，最小能耗降低37.1%
时序错误检测能效优化ARM Cortex-M0CMOS工艺变异弹性设计
▸创新点1：两级时序错误检测与校正系统（方法创新） - 提出了一种新颖的两级EDAC系统，第一级通过电路级时间借用实现快速纠错，第二级针对大时序错误采用系统级校正方案，相比传统单级EDAC降低60.5%能耗（30字以上）
▸创新点2：动态时间借用电路设计（电路创新） - 在微处理器关键路径中嵌入可编程延迟单元，通过实时监测时序裕量动态调整时钟相位，实现亚周期级（sub-cycle）错误恢复，使处理器能在0.36V超低电压下稳定工作（30字以上）
▸创新点3：自适应电压频率调节算法（系统创新） - 结合两级EDAC的反馈信息构建闭环控制系统，当检测到持续时序错误时自动触发DVFS调节，相比基准设计减少37.1%最小能耗（30字以上）
▸创新点4：28nm CMOS工艺实现验证（实现创新） - 在ARM Cortex-M0处理器上完整集成EDAC系统，实测显示面积开销仅增加4.3%，验证了该架构在先进工艺节点的可扩展性（30字以上）
Abstract
This article presents a variation-resilient micro-
processor architecture with a two-level timing error detection
and correction (EDAC) system. The proposed EDAC system
first performs circuit-level error correction through time bor-
rowing when a timing error occurs and subsequently employs
a system-level error correction scheme if the timing error is
relatively large and cannot be resolved within a cycle. Therefore,
compared with the existing EDAC approaches, a processor using
the proposed EDAC