← 返回 JSSC 论文列表
📄 下载 JSSC 原文 PDF
JSSC 2020第9期Data Converters28nmDAC

A 007-mm2 162-mW DAC Achieving 65 dBc SFDR and 70 dBc IM3 at 10 GSs With Output

提出一种小面积、低功耗、高线性度的DAC，采用输出阻抗补偿和同心平行四边形布线技术。
28nm CMOS, 1.1V, 10GS/s, 162mW
数模转换器输出阻抗补偿同心平行四边形布线高线性度低功耗
▸创新点1：输出阻抗补偿技术(OIC) - 通过使用PMOS管和代码依赖的栅极电压控制实现补偿电阻，有效解决了非级联电流单元输出阻抗不足导致的非线性问题，显著提高了DAC的线性度（SFDR >65 dBc，IM3 <−70 dBc）。
▸创新点2：同心平行四边形布线技术(CPR) - 通过将每个电流单元的子单元排列成具有共同质心的平行四边形形状，减少了电流单元之间的失配误差和布线引起的时序偏差，从而提升了整体性能。
▸创新点3：非级联电流单元设计 - 采用小型非级联电流单元，实现了小面积、低功耗和高线性度的设计目标，在10 GS/s的采样率下仍能保持优异的性能。
▸创新点4：高动态范围与低失真性能 - 在28-nm CMOS工艺下实现，DAC在10 GS/s的全奈奎斯特带宽内达到>65-dBc SFDR和<−70-dBc IM3，同时仅消耗162 mW功耗，展示了卓越的能效比。
Abstract
A digital-to-analog converter (DAC) with small- size non-cascoded current cells is proposed to achieve small area, low-power consumption, and high linearity over a wide bandwidth. An output impedance compensation (OIC) technique using a compensation resistor, implemented by a PMOS with code-dependent gate voltage control, is proposed to remedy the nonlinearity induced by the insufficient output impedance of the non-cascoded current cells. In addition, a proposed concentric parallelogram routing (