JSSC 2020第9期Memory65nmProcessor/CPU

A Programmable Heterogeneous Microprocessor Based on Bit-Scalable In-Memory Comp

基于位可扩展内存计算的异构微处理器设计，实现高能效与可编程性。

1b TOPS/W 192-400, 1b-TOPS/mm² 0.60-0.24, VDD 1.2-0.85V

内存计算异构架构RISC-V近内存计算能效优化

▸创新点1：高信噪比内存计算(IMC)集成（系统创新）。通过优化IMC电路设计，显著提升计算信噪比(SNR)，解决了传统IMC在异构架构中因低SNR难以实现稳定抽象的问题，支持在65nm CMOS工艺下实现590-Kb IMC加速器，并集成到标准处理器内存空间。

▸创新点2：位可扩展计算(1-8位)（方法创新）。提出灵活的位精度可调机制，支持1至8位动态可调的MAC运算，硬件效率随位精度线性扩展，1b模式下TOPS/W达192-400，TOPS/mm²达0.60-0.24，显著提升能效与面积效率。

▸创新点3：输入向量稀疏性比例能耗（电路创新）。设计自适应能量管理电路，使IMC加速器能耗与输入向量稀疏性直接关联，稀疏数据下能耗显著降低，提升能效比，适用于动态负载场景。

▸创新点4：异构架构协同设计（系统创新）。整合IMC加速器、可配置数字近存计算(NMC)加速器与RISC-V CPU，通过专用软件库实现CNN等应用映射，在CIFAR-10分类任务中实现89.3%-92.4%准确率，能效达5.31-105.2µJ/图像。

Abstract

In-memory computing (IMC) addresses the cost of accessing data from memory in a manner that introduces a tradeoff between energy/throughput and computation signal-to- noise ratio (SNR). However, low SNR posed a primary restric- tion to integrating IMC in larger, heterogeneous architectures required for practical workloads due to the challenges with creating robust abstractions necessary for the hardware and software stack. This work exploits recent progress in high-SNR IMC to achieve a programma