JSSC 2020第10期Clocking & PLLs28nmPLL

Jin X Park W Kang D-S Ko Y Kwon K-W Chun J-H 2020 A 4-GHz Sub-Harmonically Inje

提出一种4GHz次谐波注入锁定锁相环，通过自校准技术实现低相位噪声。

4GHz, 11.4mW, 1.0V, 710fs jitter, -112.3dBc/Hz@1MHz

锁相环次谐波注入相位噪声自校准CMOS

▸创新点1：次谐波注入锁定技术（方法创新） - 采用4GHz次谐波注入锁定技术，通过精确控制注入时序和脉冲宽度，显著降低相位噪声至-112.3 dBc/Hz（1MHz偏移），较传统PLL（-104.8 dBc/Hz）提升7.5 dB，同时实现710 fs的超低积分抖动（10kHz-30MHz）。

▸创新点2：片上自校准技术（系统创新） - 提出全集成自校准电路，动态优化注入脉冲的时序和宽度，无需外部干预即可补偿工艺偏差和温度漂移，使参考杂散电平低至-61.6 dBc，显著提升系统可靠性。

▸创新点3：低相位噪声设计（电路创新） - 通过注入锁定与PLL的混合架构设计，结合噪声优化环路滤波器和低噪声VCO，在28nm CMOS工艺下实现4GHz工作时仅11.4mW功耗（1.0V电源），面积效率达0.09mm²。

▸创新点4：高能效集成方案（工艺创新） - 在28nm CMOS节点实现4GHz高频操作与低功耗的协同优化，通过定制化布局和电源管理策略，将能效比提升至1.26mW/GHz/mm²，适用于5G和高速SerDes应用。

Abstract

A 4-GHz sub-harmonically injection-locked phase-locked loop (ILPLL) with on-chip calibration is presented. The injection timing and pulsewidth of the injected pulse are self-calibrated to achieve low phase noise. The phase noise of the proposed ILPLL was −112.3 dBc/Hz at 1-MHz offset frequency, whereas that of the conventional PLL was −104.8 dBc/Hz. The measured integrated jitter from 10 kHz to 30 MHz was 710 fs, and the corresponding reference spur level was −61.6 dBc with the proposed calibrat