JSSC 2020第12期Data Converters40nmSAR ADCNeural Network Accelerator

A 13-bit 0005-mm2 40-MSs SAR ADC With kTC Noise Cancellation

提出一种kT/C噪声消除技术的13位SAR ADC，显著减小输入电容尺寸，降低对输入驱动和参考缓冲的要求。

40nm CMOS, 0.005 mm², 40 MS/s, 69 dB SNDR, 591 µW

SAR ADCkT/C噪声消除输入电容信号噪声比CMOS

▸创新点1：kT/C噪声消除技术（方法创新）。该技术通过独特的电路设计有效消除了传统SAR ADC中由采样电容引起的kT/C噪声，使得在减小输入电容尺寸的同时仍能保持高信噪比（SNR），解决了ADC设计中的关键瓶颈问题。

▸创新点2：显著减小输入电容尺寸（电路创新）。通过kT/C噪声消除技术，将输入电容从传统设计的较大值降低至仅240fF，大幅降低了ADC的输入负载，减轻了前端驱动电路的设计压力，同时保持了13位的高精度。

▸创新点3：降低对输入驱动和参考缓冲的要求（系统创新）。由于输入电容的减小和噪声消除技术的引入，ADC对输入驱动电路和参考缓冲器的性能要求显著降低，从而简化了系统设计并降低了整体功耗（仅591µW）。

▸创新点4：高集成度与小面积（工艺创新）。该ADC在40nm CMOS工艺下实现，核心面积仅为0.005mm²，同时支持40MS/s的采样率和69dB的SNDR，展现了优异的面积效率与性能平衡。

Abstract

As any analog-to-digital converter (ADC) with a front-end sample-and-hold (S/H) circuit, successive approxima- tion register (SAR) ADC suffers from a fundamental signal- to-noise ratio (SNR) challenge: its sampling kT/C noise. To satisfy the SNR requirement, the input capacitor size has to be sufﬁ- ciently large, leading to a great burden for the design of the ADC input driver and reference buffer. This article presents an SAR ADC with a kT/C noise-cancellation technique. It enables the substant