JSSC 2021第1期Wireline I/O10nmDRAM

An 85-GbsPin 12-Gb LPDDR5 SDRAM With a Hybrid-Bank Architecture Low Power and Sp

一篇关于采用混合存储体架构的低功耗LPDDR5 SDRAM的IEEE JSSC论文，实现了8.5Gb/s/pin的数据传输速率。

8.5Gb/s/pin, 12Gb容量, 第二代10nm DRAM工艺

LPDDR5SDRAM低功耗高速接口占空比校正

▸创新点1：混合存储体架构（系统创新）- 通过动态配置4B/4BG、16B合并存储体和8B分割存储体模式，实现功耗优化，适应不同工作负载需求，显著降低动态功耗。

▸创新点2：RBUS-based DBI ac技术（电路创新）- 采用新型数据总线反转编码技术，减少数据跳变次数，实测切换功耗降低8.9%，有效解决高密度存储的数据传输功耗问题。

▸创新点3：部分启用WCK模式（系统创新）- 通过智能控制WCK时钟电路使能状态，在维持WCK2CK同步的同时减少62%电流消耗，且不引入时序约束。

▸创新点4：两步式占空比校正器（电路创新）- 粗调阶段将占空误差压制至5%以内，精调阶段通过DCM/DCA将残余误差控制在2.5ps内，支持6.4Gb/s以上高速操作。

▸创新点5：主动谐振负载(ARL)技术（电路创新）- 解决四相WCK信号重负载导致的带宽限制问题，使四相时钟偏斜在PVT变化下稳定保持5ps以内。

▸创新点6：单抽头DFE与偏移校准（电路创新）- 采用118ps快速反馈的直接反馈DFE结构，结合校准电路将DQ端四个动态锁存器的三西格玛偏移控制在5mV内。

Abstract

An 8.5-Gb/s/pin (Gb/s) 12-Gb LPDDR5 SDRAM is implemented in a second-generation 10-nm DRAM process with a hybrid-bank architecture that provides a power-optimized bank solution depending on the bank modes (4B/4BG, 16B-merged bank, 8B-split bank). Based on the speciﬁed bank modes, vertical and horizontal skew-cancel schemes for high density and an RBUS-based DBI ac to minimize data transition are newly proposed. Thus, the switching power of RBUS DBI ac is saved by 8.9% compared to that of DBI ac