← 返回 JSSC 论文列表JSSC 2021第2期Digital Circuits65nm
High-Throughput Dynamic Time Warping Accelerator for Time-Series Classification W
提出一种混合信号动态时间规整加速器，提升时间序列分类的吞吐量。
65-nm CMOS, 9 × improvements in throughput
时间序列分类动态时间规整混合信号时域计算吞吐量
▸创新点1：混合信号时域计算（方法创新）。该论文采用时间脉冲编码和处理信号的混合信号时域计算方法，显著提升了动态时间规整算法的计算效率，实现了9倍以上的吞吐量提升。
▸创新点2：时间触发器电路实现流水线操作（电路创新）。通过设计专门的时间触发器（TFF）电路，实现了流水线操作，大幅提高了系统的性能和可扩展性。
▸创新点3：时序电路元件扩展时域计算能力（系统创新）。该工作首次在时域计算中引入时序电路元件，解决了现有时域设计缺乏时域存储元件的问题，扩展了时域电路的功能。
▸创新点4：65-nm CMOS测试芯片实现（工程创新）。论文展示了在65-nm CMOS工艺上实现的测试芯片，并通过实测验证了其高性能和低功耗特性。
Abstract
Time-series classification (TSC) is a challenging
problem in machine learning and significant efforts have been
made to improve its speed and computation efficiency. Among
various approaches, dynamic time warping (DTW) algorithm is
one of the most prevalent methods for TSC due to its succinctness
and generality. To improve the throughput of the operation,
this work presents a mixed-signal DTW accelerator utilizing
mixed-signal time-domain (TD) computing where signals are
encoded and processed using