← 返回 JSSC 论文列表JSSC 2021第3期Power Management65nmTDC
A 360-fs-Time-Resolution 7-bit Stochastic Time-to-Digital Converter With Lineari
提出一种采用双时间偏移仲裁器和遗传算法校准的7位随机时间数字转换器，实现360fs时间分辨率和良好线性度。
65nm CMOS, 360fs时间分辨率, 0.75-LSB INL, 100MS/s
时间数字转换器随机架构线性度校准遗传算法亚皮秒分辨率
▸创新点1：双时间偏移仲裁器设计（电路创新） - 通过引入双时间偏移仲裁器结构，有效将可用时间偏移数量翻倍，显著提升时间分辨率至360fs，同时硬件复杂度仅轻微增加。
▸创新点2：基于遗传算法的线性度校准（方法创新） - 采用遗传算法高效搜索大规模配置空间，优化仲裁器选择模式，实现0.75-LSB的超低积分非线性(INL)，较传统方法提升校准精度1.5倍。
▸创新点3：纯数字域校准提升工艺兼容性（系统创新） - 校准过程完全在数字域实现，无需模拟电路调整，使系统具备抗工艺波动能力，在65nm CMOS工艺下保持630fs有效分辨率。
▸创新点4：1-bit模式选择机制（电路创新） - 通过单比特控制信号切换仲裁器工作模式，在硬件资源与性能间实现最优平衡，支持100MS/s高速采样率。
Abstract
This article presents a 7-bit stochastic time-
to-digital converter (STDC) with dual time offset arbiters that
enables linearity calibration. The dual time offset arbiter with
1-bit mode selection effectively doubles time offsets available
for time-to-digital conversion with minimal increase in hardware
complexity. A genetic algorithm (GA)-based linearity calibration
efficiently searches a huge search space to find the optimal
time offset mode selection setting and a set of arbiters that
lead to m