JSSC 2021第4期Data Converters16nmPipeline ADC

A 1-MSs to 1-GSs Ringamp-Based Pipelined ADC With Fully Dynamic Reference Regula

提出一种基于环形放大器的全动态流水线ADC，支持1-MS/s至1-GS/s速率，功耗低。

16nm CMOS, 1 GS/s, 59.5-dB SNDR, 75.9-dB SFDR, 10.9-mW

环形放大器流水线ADC动态调节参考缓冲背景重建

▸创新点1：分参考电压调节技术（系统创新） - 提出了一种新型的“分参考”调节技术，通过提供多个具有不同精度和输出阻抗的缓冲参考电压副本，显著降低了整体缓冲器设计难度，同时提高了系统效率。该技术使得ADC在1-MS/s至1-GS/s范围内保持14 fJ/conversion-step的优异能效比。

▸创新点2：全动态离散时间环路（电路创新） - 采用全动态离散时间环路实现参考电压调节模块，避免了传统连续时间调节的静态功耗问题，同时提升了调节速度和稳定性。这一设计使得参考调节仅占总功耗的8%，大幅降低了系统功耗。

▸创新点3：背景重建残差放大器行为（方法创新） - 开发了一种基于“片上示波器”技术的背景重建方法，利用1位随机ADC捕获高分辨率瞬态波形，实现了对残差放大器建立行为的实时监测和优化。该方法有效支持了环形放大器偏置和PVT跟踪的自动化调整。

▸创新点4：宽范围自适应ADC架构（系统创新） - 实现了从1-MS/s到1-GS/s超宽采样率范围内稳定工作的流水线ADC架构，在1 GS/s Nyquist输入下达到59.5-dB SNDR和75.9-dB SFDR的高性能指标，同时仅消耗10.9-mW总功率。

Abstract

This article presents a fully dynamic ringamp-based pipelined ADC with integrated re ference buffer that operates from 1-MS/s to 1-GS/s and maintains a Walden Figure-of- Merit (FoM) of 14 fJ/conversion-step across this range. A “split- reference” regulation technique is introduced, which provides multiple buffered replicas with varying accuracies and output impedances to the core ADC circuitry, relaxing overall buffer design requirements and improving efﬁciency. The regulator blocks are implemen