← 返回 JSSC 论文列表JSSC 2021第4期Digital Circuits40nm
An Ultra-Low-Power Image Signal Processor for Hierarchical Image Recognition Wit
提出一种超低功耗图像信号处理器，通过分层图像识别和帧压缩降低能耗。
40nm CMOS, 170µW @5fps, 192×压缩比
超低功耗图像信号处理器分层识别帧压缩入侵检测
▸创新点1：实时帧压缩/解压缩技术（方法创新）。该技术通过在图像信号处理过程中实时压缩和解压缩帧数据，显著减少了数据传输和存储的能耗，同时保持了图像质量，适用于低功耗场景。
▸创新点2：分层事件识别利用时空稀疏性（系统创新）。通过分层事件识别算法，结合图像序列中的时间和空间稀疏性，有效过滤无关信息，专注于关键事件检测，提升了系统的能效和识别精度。
▸创新点3：16倍成像系统能效提升（性能创新）。通过优化图像信号处理流程和压缩技术，系统在入侵检测场景中实现了16倍的能效提升，显著降低了整体功耗，适用于长期运行的监控系统。
▸创新点4：40-nm CMOS工艺实现（电路创新）。该ISP采用40-nm CMOS工艺制造，在低功耗和高性能之间取得了平衡，仅消耗170 µW，支持5帧/秒的神经网络入侵检测和192倍图像压缩记录。
Abstract
We propose an ultra-low-power (ULP) image signal
processor (ISP) that performs on-the-fly in-processing frame
compression/decompression and hierarchical event recognition to
exploit the temporal and spatial sparsity in an image sequence.
This approach reduces energy consumption spent processing and
transmitting unimportant image data to achieve a 16 × imaging
system energy gain in an intruder detection scenario. The ISP
was fabricated in 40-nm CMOS and consumes only 170 µWa t
5 frames/s for neura