JSSC 2021第8期Data Converters16nmPipeline ADC

A 4-GSs 10-ENOB 75-mW Ringamp ADC in 16-nm CMOS With Background Monitoring of Di

提出一种4-GS/s 10-ENOB 75-mW环形放大器ADC，采用16nm CMOS工艺，具有背景监测功能。

16nm CMOS, 4-GS/s, 62-dB SNDR, 75-dB SFDR, 75 mW

环形放大器直接射频采样异步时序控制背景监测CMOS

▸创新点1：采用环形放大器提升架构自由度（电路创新）。通过引入高性能环形放大器，解决了传统放大器在高速ADC中的局限性，显著提升了架构设计的灵活性，支持更高采样率和更优的噪声性能。

▸创新点2：异步事件驱动时序控制系统（系统创新）。该技术通过异步事件驱动的时序控制，优化了功耗管理和性能表现，实现了完全动态的功耗调整和模块化设计的复用，提升了系统的整体效率。

▸创新点3：背景监测放大器信号失真比（方法创新）。提出了一种通用技术，仅需一个比较器的模拟硬件开销即可在后台实时监测放大器的信号失真比（SDR），显著提高了系统的可靠性和调试效率。

▸创新点4：首级MDAC采用“被动保持”模式（电路创新）。通过消除子ADC采样路径及其相关问题，简化了电路设计，降低了功耗和噪声，提升了ADC的整体性能。

Abstract

A 4 × interleaved pipelined ADC for direct-RF sampling applications is presented. It leverages the performance advantages of ring ampliﬁers to unlock greater architectural free- dom. The ﬁrst pipeline stage MDAC with a “passive-hold” mode eliminates the sub-ADC sampling path and associated problems. A high-speed ringamp topology employs digital bias control, robust common-mode feedback (CMFB), and an elegant self- resetting behavior. An asynchronous, event-driven timing control system improves s