← 返回 JSSC 论文列表JSSC 2021第9期Data Converters28nmSAR ADC
A 28-nm 10-b 22-GSs 182-mW Relative-Prime Time-Interleaved Sub-Ranging SAR ADC W
提出一种基于相对质数时间交织的次分级SAR ADC，采用片上背景校准技术降低时序偏差。
28nm CMOS, 10-bit, 2.2GS/s, 182mW, SFDR>52.8dB, SNDR>44.9dB
时间交织SAR ADC时序校准次分级结构相对质数
▸创新点1：相对质数时间交织技术（方法创新） - 通过采用相对质数关系的时间交织通道配置，实现了粗粒度ADC（C-ADC）与细粒度ADC（F-ADC）的均匀共享，有效避免了传统交织架构中的周期性误差积累问题，将残余时序偏差从1.6 ps降低至113 fs。
▸创新点2：片上背景时序偏差校准（系统创新） - 提出基于参考ADC的动态校准机制，通过调整F-ADC采样边缘对齐特定C-ADC参考时钟，在无需外部干预的情况下实现18通道交织系统的自动校准，使杂散分量降低23 dB（从-40 dB至-63 dB）。
▸创新点3：参考ADC共享机制（电路创新） - 创新性地将参考ADC设计为时间交织结构，确保所有采样通道受到相同的回踢噪声影响，消除了校准过程中的额外干扰源，支持在2.2 GS/s采样率下实现52.8 dB的SFDR和44.9 dB的SNDR。
▸创新点4：能效优化架构（电路创新） - 结合子区段SAR ADC的低功耗特性与时序校准的精度优势，在28 nm工艺下达成182 mW总功耗，Walden FoM低至57.8 fJ/conversion-step，较同类设计提升20%以上能效比。
Abstract
This article presents a relative-prime-based
time-interleaved (RP TI) sub-ranging successive-approximation
register (SAR) analog-to-digital converter (ADC) with on-chip
background skew calibration. The proposed calibration aligns
the sampling time of every fine ADC (F-ADC) to that of a
particular coarse ADC (C-ADC) that works as a reference ADC.
To avoid the unwanted calibration tone from the reference
ADC, the C-ADC is also time-interleaved to make all samples
undergo the same kick back. By sett