JSSC 2021第9期Data ConvertersDelta-Sigma ADCPLL

A Time Ampliﬁer Assisted Frequency-to-Digital Converter Based Digital Fractional

本文提出了一种基于时间放大器的数字分数频率转换器，应用于6.5GHz数字分数-N锁相环。

随机抖动145 fs rms，总抖动151至270 fs rms，最差分数杂散-49 dBc

时间放大器数字分数-N锁相环频率数字转换器相位噪声抖动

▸创新点1：延迟平均线性增强技术（电路创新） - 通过引入延迟平均机制显著提升了时间放大器（TA）的线性度，有效抑制了非线性失真对相位噪声的影响，无需额外的非线性校准，实现了145 fs rms的随机抖动性能。

▸创新点2：改进型双模式环形振荡器（DMRO）（系统创新） - 结合Delta-Sigma频率-数字转换器（FDC），优化了振荡器的噪声特性，降低了闪烁噪声对PLL带内相位噪声的贡献，支持6.5 GHz高频操作。

▸创新点3：无延迟异步相位采样方案（方法创新） - 提出了一种异步采样技术，消除了传统同步采样引入的延迟，提升了相位检测的实时性和精度，为FDC的数字化增益校准提供了实验验证基础。

▸创新点4：Delta-Sigma FDC数字增益校准技术（电路创新） - 首次实验验证了该技术的可行性，通过数字化校准降低了量化误差对高带宽下相位噪声的影响，使最差分数杂散达到-49 dBc。

Abstract

This article presents a wide input-range delay chain based time ampliﬁer (TA) and its application to a 6.5-GHz digital fractional- N phase-locked loop (PLL). The TA includes a delay-averaging linearity enhancement technique and the PLL is based on an improved dual-mode ring oscillator (DMRO) delta-sigma () frequency-to-digital converter (FDC). The TA mitigates contributions to the PLL’s phase noise from DMRO ﬂicker noise, which would otherwise degrade the PLL’s in-band phase noise, and from