← 返回 JSSC 论文列表JSSC 2022第1期RF & WirelessDRAM
A 24-GbsPin 8-Gb GDDR6 With a Half-Rate Daisy-Chain-Based Clocking Architecture
提出一种基于半速率时钟架构的GDDR6 DRAM，实现24 Gb/s/pin的高带宽性能。
24 Gb/s/pin, 1.35-V DRAM, PSIJ从9.97 ps降至3.22 ps
GDDR6半速率时钟高带宽RDL相位失配
▸创新点1：半速率时钟架构（方法创新） - 采用半速率时钟架构替代传统的四分之一速率架构，显著降低了相位失配和电源引起的抖动（PSIJ），PSIJ值从9.97 ps优化至3.22 ps，同时支持24 Gb/s/pin的高速数据传输。
▸创新点2：优化的接收器和发射器（电路创新） - 通过优化接收器和发射器设计，提升了高速操作的稳定性和效率，确保了在1.35-V DRAM工艺下实现24 Gb/s/pin的高带宽性能。
▸创新点3：采用RDL的错位PAD设计（系统创新） - 利用 redistribution layer (RDL) 技术实现错位PAD布局，缩短了与四个PAD的距离，从而降低了带宽限制、相位失配和传播延迟，相位失配的3-σ值从4.16 ps改善至2.25 ps。
▸创新点4：时钟分布网络（CDN）优化（电路创新） - 通过改进时钟分布网络的设计，进一步减少了相位失配，提升了系统的整体时序精度和信号完整性。
Abstract
The demand for high-performance graphics sys-
tems used for artificial intelligence, cloud game, and virtual
reality continues to grow; this trend requires graphics systems
to achieve ever higher bandwidths. This article proposes a
GDDR6 dynamic random access memory (DRAM) with a half-
rate clocking architecture and optimized receiver and transmitter
to improve high-speed operation. Furthermore, this article adopts
a staggered PAD using the redistribution layer (RDL) to reduce
the distance to fou