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JSSC 2022第1期Memory3nmSRAM

A 3-nm Gate-All-Around SRAM Featuring an Adaptive Dual-Bitline and an Adaptive C

三星3GAE EUV技术实现256Mb GAA 6T SRAM，采用ADBL和ACP方案降低SRAM最小电压。
256Mb, 230mV V_MIN improvement
GAA SRAM自适应双位线自适应单元电源3nm工艺EUV技术
▸自适应双位线（ADBL）技术：通过引入辅助位线（AUXBL）在写入操作时动态降低有效位线电阻，最高可减少62%的位线电阻，显著提升写入速度和能效（方法创新）。
▸自适应单元电源（ACP）技术：通过选择距离访问单元更远的电源开关，动态增加单元电源电阻以改善写入裕度，实验证明可降低VMIN达230mV（电路创新）。
▸辅助位线连接架构：创新性地采用低阻辅助位线与主位线并联的拓扑结构，在保持面积效率的同时优化了写入路径的导电特性（系统级架构创新）。
▸GAA晶体管集成工艺：首次在3nm GAA工艺节点实现256Mb高密度SRAM，结合EUV光刻技术突破传统FinFET的尺寸限制（工艺创新，支持前三大电路创新）。
Abstract
A 256-Mb gate-all-around (GAA) 6T SRAM is implemented in Samsung 3GAE EUV technology. Adaptive dual- bitline (ADBL) and adaptive cell-power (ACP) SRAM assist schemes are proposed to reduce SRAM V MIN. ADBL reduces the effective bitline (BL) resistance up to 62% by connecting auxiliary bitline (AUXBL) of small resistance to BL in the write operation. ACP performs write assist by selecting a farther power switch from the accessed bitcell to improve write margin with the increased cell-power resist