← 返回 JSSC 论文列表JSSC 2022第1期Clocking & PLLs28nm
A Clock-Phase Reuse Technique for Discrete-Time Bandpass Filters
提出一种时钟相位复用技术，显著提升离散时间带通滤波器的阻带抑制性能。
28nm CMOS, 70dB阻带抑制, 1.65mW功耗, +17.3dBm带外IIP3
时钟相位复用离散时间滤波器带通滤波器阻带抑制CMOS
▸创新点1：时钟相位复用技术（方法创新），通过复用时钟相位，显著提升了滤波器的阻带抑制性能（70 dB），同时保持了时钟相位数量和脉冲宽度不变，优化了滤波器设计效率。
▸创新点2：保持面积和时钟相位数不变（电路创新），在28-nm CMOS工艺下实现滤波器设计，未增加芯片面积和时钟相位数量，降低了硬件成本和复杂性。
▸创新点3：高可调谐性设计（系统创新），滤波器具有高度可调谐性，能够在50-MHz偏移频率下实现70 dB的阻带抑制，适应多种应用场景。
▸创新点4：低功耗设计（电路创新），滤波器在实现高性能的同时，功耗仅为1.65 mW，显著降低了系统能耗，提升了能效比。
Abstract
In this article, we apply a new clock-phase reuse
technique to a discrete-time infinite impulse response (IIR)
complex-signaling bandpass filter (BPF). This leads to a deep
improvement in filtering, especially the stopband rejection, while
maintaining the area, sampling frequency, and the number of
clock phases and their pulsewidths. Fabricated in 28-nm CMOS,
the proposed BPF is highly tuneable and is capable of achieving a
70-dB stopband rejection at 50-MHz offset with 25% duty-cycle
clocks while