← 返回 JSSC 论文列表JSSC 2022第1期Power Management65nmDLL
A Fractional- N Digital MDLL With Background Two-Point DTC Calibration Qiaochu Z
提出了一种带有背景两点DTC校准的分数-N数字MDLL，实现低抖动和低杂散。
65nm CMOS, -60dBc分数杂散, 1.67ps rms抖动
分数-N MDLLDTC校准TDC抖动低抖动低杂散
▸创新点1：背景两点DTC校准（系统创新） - 该技术通过数字域同时校正DTC增益和偏移误差，显著降低抖动和杂散，实验证明杂散降低>25dB，实现低抖动（1.67ps rms）和低杂散（-60dBc）性能。
▸创新点2：TDC抖动和抖动噪声消除技术（方法创新） - 采用新型TDC抖动技术结合噪声消除方法，有效抑制TDC量化误差和微分非线性(DNL)对DTC误差估计的影响，提升校准精度。
▸创新点3：自适应抖动噪声消除方案（电路创新） - 通过梳状滤波器解耦抖动噪声与DTC误差估计路径，实现两种校准机制并行运行，减少系统复杂度并提高校准效率。
▸创新点4：嵌入式TDC数字域误差提取（电路创新） - 利用片上TDC直接检测时间误差并在数字域处理，相比模拟校准方案显著降低硬件开销，提升系统集成度。
Abstract
This article presents a fractional- N digital multi-
plying delay-locked loop (MDLL) that employs a digital-to-time
converter (DTC) to control the reference injection for the
fractional-N operation. The presented MDLL features a back-
ground two-point DTC calibration that simultaneously corrects
the DTC gain and offset errors to achieve a low-jitter and
low-spur architecture. The DTC errors are sensed using an
embedded time-to-digital converter (TDC) and extracted in the
digital domain for reduc