JSSC 2022第2期Clocking & PLLs28nmPLL

A 125-GHz Fractional-N Type-I Sampling PLL Achieving 58-fs Integrated Jitter Mar

提出了一种125GHz分数-N型I采样PLL，采用数字相位误差校正技术，实现低抖动和高性能频率合成。

28nm CMOS, 18mW, 58.2fs rms jitter, -73.5dBc参考杂散

分数-N PLL采样相位检测器数字相位误差校正频率合成低抖动

▸数字相位误差校正技术（DPEC）：该方法通过背景操作克服传统Type-I PLL的频率调谐依赖时间偏移问题，显著提升相位检测精度，实现58-fs的超低抖动性能，属于系统级创新。

▸新型频率锁定方法：提出快速锁定机制，实现9µs内的频率锁定，并支持无缝切换到主PLL操作，优化了频率合成器的动态响应，属于方法创新。

▸分数-N合成技术：通过改进的采样相位检测器（SPD）和DPEC技术，解决了传统Type-I PLL在分数-N合成中的局限性，支持11.9-14.1 GHz宽频带合成，属于电路与系统协同创新。

▸高能效设计：在28-nm CMOS工艺下实现18 mW功耗，抖动-功率品质因数达-252.1 dB（分数-N）和-253.3 dB（整数-N），属于电路优化创新。

Abstract

This article presents a fractional-N sampling type- I phase-locked loop (PLL). To overcome the impairments of a conventional type-I PLL, namely the frequency-tuning-dependent time offset and the narrow range of the sampling phase detector (SPD), which would prevent fractional-N synthesis, a novel digital phase error correction (DPEC) technique, operating in the background, is introduced, which provides robust low-jitter performance. Besides, a novel frequency locking method is presented, which p