← 返回 JSSC 论文列表JSSC 2022第2期Other65nm
A Method for Mitigation of Droop Timing Errors Including a 500 MHz Droop Detecto
提出一种基于逆变器的下垂检测器和双模式逻辑（DML）技术，有效缓解电源下垂引起的时序错误。
62 µW功耗, 2 ns响应时间, 0.9% Vdd精度, 400 mV下垂容忍
下垂检测时序错误双模式逻辑电源管理TSMC 65nm
▸创新点1：逆变器下垂检测器（电路创新） - 采用基于电容比例的逆变器设计，显著降低对工艺/电压/温度（PVT）变化的敏感性，同时减少随机偏移，相比现有技术具有更高的稳定性和准确性。检测器功耗仅为62 µW，响应时间为2 ns，精度达到0.9% Vdd，是目前同类检测器中速度最快、精度最高且功耗最低的设计之一。
▸创新点2：双模式逻辑（DML）（系统创新） - 通过动态调整功耗与性能的比例，根据下垂检测器输入的电压下垂水平，确保关键时序不受影响。实验证明，DML能够在电压下垂高达400 mV时仍保持时序稳定，并实现高达12%的电源电压降低，适用于大规模数字电路。
▸创新点3：电容比例设计（方法创新） - 利用电容比例而非绝对电容值实现下垂检测，有效减少PVT变化对检测精度的影响，同时简化电路设计，提升可靠性和可制造性。这一方法为高精度电压检测提供了新的设计思路。
▸创新点4：三电平下垂检测器（电路创新） - 原型芯片集成了同时工作的三电平下垂检测器，能够快速响应不同级别的电压下垂，进一步增强了系统的鲁棒性和适应性，适用于高频（500 MHz）应用场景。
Abstract
A technique to mitigate timing errors induced by
power supply droops is featured. We propose an inverter-based
droop detector as well as dual mode logic (DML) to achieve
a droop-resistant timing response. The droop detector is
based on capacitor ratios and is thus less sensitive to
process/voltage/temperature (PVT) and to random offset than
the prior art. The DML can alter its power/performance ratio
based on the droop level input it receives from the detector , such
that the critical timings ar