← 返回 JSSC 论文列表JSSC 2022第4期Memory
V ersa A 36-Core Systolic Multiprocessor With Dynamically Reconfigurable Intercon
Versa是一款能效优化的36核脉动多处理器，支持动态重构互连和内存。
同步延迟提升6.5倍，能效比移动CPU和GPU分别提升37.2倍和11.6倍
能效优化脉动多处理器动态重构ARM核心同步算法
▸动态重构互连：通过可重构功能单元实现动态互连架构，支持不同算法特性的自适应优化，显著提升带宽利用率和数据重用率（系统创新）。
▸脉动增强ARM核心：采用脉动阵列技术增强ARM核心的计算能力，针对矩阵运算等并行计算任务提供高达6.5倍的同步延迟优化（电路创新）。
▸树形同步算法优化：硬件级支持线程同步操作，提出基于树形结构的同步算法，相比传统方法降低同步延迟，实测性能提升6.5倍（方法创新）。
▸能效比提升：通过动态重构和脉动计算协同优化，在多样化计算内核测试中，能效比分别比移动CPU和GPU基线提高37.2倍和11.6倍（性能创新）。
Abstract
We present Versa, an energy-efficient 36-core
systolic multiprocessor with dynamically reconfigurable inter-
connects and memory. Versa leverages reconfigurable functional
units and systolic-enhanced ARM cores to adapt for different
algorithm characteristics, providing optimized bandwidth, access
latency, and data reuse. Hardware support for crucial thread-
synchronization operations enables a tree-based algorithm with
6.5× improvement in synchronization latency. Measured on a
diverse set of comput