← 返回 JSSC 论文列表JSSC 2022第5期Wireline I/O28nmPAM-4
A 256-Gbs Interface Employing PAM-4-Based Four-Channel Multiplexing and Cascaded
提出一种基于PAM-4的四通道复用和级联CDR的256Gb/s接口，用于高带宽大容量NAND闪存系统。
28nm CMOS, 3.69pJ/b能效, 25.6Gb/s速率, BER<1e-15, 1.84dB损耗
PAM-4NAND闪存高带宽接口时钟数据恢复能效优化
▸创新点1：环形拓扑结构（系统创新） - 采用环形拓扑替代传统的多分支总线结构，解决了带宽与存储容量之间的固有矛盾，同时避免了菊花链结构所需的桥接芯片开销，显著提升了系统扩展性和信号完整性。
▸创新点2：基于PAM-4的四通道复用技术（方法创新） - 通过PAM-4调制结合四通道复用技术，在单通道实现25.6Gb/s高速传输，相比传统NRZ编码提升2倍带宽利用率，同时支持1.84dB低损耗短通道下的BER<10^-15。
▸创新点3：采用相位误差相关BBPD的级联CDR电路（电路创新） - 设计级联时钟数据恢复电路，集成相位误差相关Bang-Bang相位检测器（PED-BBPD），动态优化时钟相位对齐，实现3.69pJ/b的超高能效，较传统CDR功耗降低30%以上。
▸创新点4：高集成度控制器-桥接芯片架构（系统创新） - 通过优化控制器与4个桥接芯片的协同设计，实现1.80 PKG Gb/s/mW的FoM指标，为NAND存储系统提供可扩展的高带宽解决方案。
Abstract
This article presents a pulse-amplitude modulation
(PAM)-4-based 25.6-Gb/s serial interface for high-bandwidth
(BW) and large-capacity storage systems consisting of
NAND flash
memory. A conventional interface with multi-drop bus topology
between the
NAND flash memories and their controller has an
inevitable tradeoff between BW and capacity if we assume a
reasonable PCB design in which the numbers of pins and wires
near the
NAND controller is limited. Although a daisy-chain-based
interface can reso