← 返回 JSSC 论文列表JSSC 2022第5期Data Converters28nmSAR ADC
A 9-bit 500-MSs 2-bitcycle SAR ADC With Error-Tolerant Interpolation Technique J
提出一种采用容错插值技术的9位500MS/s 2位/周期SAR ADC，通过延迟决策提高线性度。
28nm CMOS, 1.87mW, 500MS/s, SNDR 50.6dB, SFDR 61.4dB
SAR ADC插值技术容错设计高速转换低功耗
▸创新点1：容错插值技术（方法创新） - 提出了一种新型的容错插值技术，通过利用触发器的亚稳态区域，能够在高概率决策错误时延迟决策，从而提高ADC的误差容忍度，减少量化噪声。
▸创新点2：利用触发器亚稳态区域延迟决策（电路创新） - 通过巧妙利用触发器的亚稳态区域，实现了在决策错误时的延迟决策机制，这一设计不仅提高了ADC的线性度，还增强了其在比较器失配情况下的鲁棒性。
▸创新点3：2位/周期操作（系统创新） - 设计了2位/周期的逐次逼近寄存器（SAR）ADC架构，显著提高了转换速度，同时保持了低功耗和高精度，实测SNDR为50.6 dB，SFDR为61.4 dB。
▸创新点4：低功耗高性能设计（系统创新） - 采用28-nm CMOS工艺，实现了1.87 mW的低功耗设计，在500 MS/s采样频率下，Walden FoM达到13.5 fJ/conversion-step，展示了高效能比。
Abstract
This article presents a 9-bit 500-MS/s 2-bit/cycle
successive approximation register (SAR) analog-to-digital con-
verter (ADC) with an error-tolerant interpolation technique. The
proposed interpolation technique uses flip-flops to implement a
2-bit/cycle operation in the SAR ADC. By taking advantage of
the metastable region of the flip-flop, the proposed interpolator
can defer the bit decision when a decision error occurs with a
high probability. Because the SAR ADC approximates the signal
range ste