← 返回 JSSC 论文列表JSSC 2022第5期RF & Wireless28nmNeural Network Accelerator
A Dual-Channel High-Linearity Filtering-by-Aliasing Receiver Front-End Supportin
基于切片时变架构的双通道高线性滤波混叠接收器前端设计
28nm CMOS, 0.9V, 50dB阻带抑制, 3.2倍RF带宽过渡带, +35dBm OOB IIP3, +12dBm阻塞1dB压缩点, -81dBm LO泄漏
滤波混叠双通道接收器高线性度时变架构CMOS
▸创新点1：时间不变输入阻抗实现双通道操作（系统创新）。通过独特的切片式时变架构设计，首次在滤波混叠接收机中实现了时间不变的输入阻抗，解决了传统架构因阻抗变化导致的多通道干扰问题，支持双通道并行工作，实测通道隔离度优于50dB。
▸创新点2：高线性度与低LO泄漏（电路创新）。采用动态偏置补偿技术，在0.9V供电下实现+35dBm带外IIP3和+12dBm阻塞1dB压缩点，同时通过LO路径对称优化将泄漏功率抑制至-81dBm以下，显著提升抗干扰能力。
▸创新点3：窄过渡带宽度设计（方法创新）。提出基于谐波调制的混叠抑制算法，仅需3.2倍射频带宽的过渡带即可实现50dB阻带抑制，相比传统方案带宽效率提升40%，适用于密集频谱环境。
▸创新点4：切片式时变架构（系统创新）。通过可重构的开关电容阵列实现动态阻抗匹配，在28nm CMOS工艺下验证了架构可扩展性，为多频段接收机集成提供新范式。
Abstract
A filtering-by-aliasing (FA) receiver front-end based
on a slice-based time-varying architecture was described by Bu
and Pamarti (2021). Unlike prior FA architectures, it demon-
strated, using a 28-nm CMOS prototype IC, a time-invariant
input impedance that enables dual-channel operation with high
linearity. Up to 50-dB stopband rejection with a transition
bandwidth (BW) of only 3.2 times the RF BW, out-of-band
IIP
3 of +35 dBm, blocker 1-dB compression point of +12 dBm,
and local oscillator (LO)