JSSC 2022第9期Data Converters40nmFlash ADCDAC

A 7-Bit Two-Step Flash ADC With Sample-and-Hold Sharing Technique Dong-Ryeol Oh

一种采用采样保持共享技术的7位两步式闪存ADC，具有高带宽和低功耗特性。

40nm CMOS, 0.9V, 3GS/s

两步式闪存ADC时间交错带宽扩展功耗优化偏移校准

▸创新点1：参考嵌入闪存ADC技术（电路创新）。通过仅在精细阶段使用单个电容性DAC，显著提高了功率效率和面积效率，同时扩展了输入带宽，实现了更高的系统性能。

▸创新点2：采样保持共享结构（系统创新）。该结构消除了精细ADC输入电容的影响，提升了输入带宽，并消除了粗ADC与精细ADC之间的增益误差，优化了整体系统精度。

▸创新点3：斜率匹配偏移校准技术（方法创新）。在八倍插值的精细ADC中，采用先进的顺序斜率匹配校准技术，提高了电压-时间转换器的增益和插值线性度，显著改善了信号处理的准确性。

▸创新点4：时间交错技术（系统创新）。通过双通道时间交错设计，实现了3 GS/s的高采样率，并结合时间偏移校准，将有效分辨率带宽从4.8 GHz提升至7 GHz，显著提升了ADC的动态性能。

Abstract

A 7-bit 3 GS/s two-channel time-interleaved two-step ﬂash analog-to-digital converter (ADC) with 7-GHz effective resolution bandwidth (ERBW) is presented. A reference- embedding ﬂash ADC for a ﬁne stage having only a single capaci- tive digital-to-analog converter improves the power efﬁciency and area efﬁciency as well as the input bandwidth. The proposed sample-and-hold sharing structure not only improves the input bandwidth by removing the effect of the input capacitance of the ﬁne ADC (FADC)