← 返回 JSSC 论文列表JSSC 2022第10期Clocking & PLLs5nm
An On-Chip Relaxation Oscillator in 5-nm FinFET Using a Frequency-Error Feedback
5nm FinFET工艺下基于频率误差反馈的片上弛豫振荡器，提升抗噪性和稳定性。
5nm FinFET, 0.9V/1.2V, 77MHz, 0.84mW, 0.0152mm²
片上振荡器频率误差反馈5nm FinFET时间间隔误差抗噪性
▸创新点1：频率误差反馈环路（FEF）是一种方法创新，通过实时监测和校正振荡器的频率误差，有效抑制低频噪声，提升时间间隔误差（TIE）性能至3ns（10K周期），相比无FEF设计提升3倍。
▸创新点2：电路创新体现在FEF环路的设计上，通过优化反馈路径和控制机制，在不增加周期抖动的前提下改善TIE，解决了传统振荡器中TIE与抖动难以兼顾的问题。
▸创新点3：系统创新在于FEF环路集成了电源和温度补偿功能，在1.1-1.35V电源变化下频率偏差仅±0.25%，-40°C至125°C温度范围内偏差±0.3%，显著提升了环境适应性。
▸创新点4：采用5nm FinFET工艺实现77MHz振荡器，面积仅0.0152mm²且功耗0.84mW，展示了先进节点下高集成度与低功耗的协同优化。
Abstract
A vailability of a reliable ON-chip oscillator can
secure a system-on-chip (SoC) against physical clock attacks by
enabling applications such as boot-up using
ON-chip oscillator
and hardware clock monitors. This article proposes a frequency-
error feedback (FEF) loop-based relaxation oscillator for such
applications. It suppresses the low-frequency noise and improves
the time interval error (TIE) without degrading the period jitter .
It also stabilizes the oscillator against s upply and temperat