← 返回 JSSC 论文列表JSSC 2023第1期Digital Circuits16nm
A 16-nm 784-Core Digital Signal Processor Array Assembled as a 2 2 Dielet With
开发了一种高效能、多程序运行时可重构的通用数字信号处理器（UDSP）。
16-nm, 784-Core
数字信号处理器可重构架构多层网络多芯片扩展确定性路由
▸创新点1：多层网络优化设计（系统创新） - 采用统计驱动的多层网络架构，优化开关盒设计以最大化每硬件成本的连接性，显著降低网络延迟并提升资源利用率，支持信号处理和线性代数运算的高效执行。
▸创新点2：多芯片扩展能力（系统创新） - 通过高带宽、高密度的硅互连结构（Si-IF）实现无缝的片间路由网络扩展，支持2×2多芯片组装，峰值能效达785 GMACs/J（0.42V, 315MHz），扩展性强且能效高。
▸创新点3：确定性路由和时序（方法创新） - 网络具备确定性路由和时序特性，支持快速程序编译，并通过平移和旋转对称性实现硬件资源动态重分配，提升编程效率和硬件灵活性。
▸创新点4：高能效片间通信（电路创新） - SNR-10通信通道提供297 Gb/s/mm的带宽密度和0.38 pJ/bit的能效（0.8V, 1.1 Gb/s/pin），为多芯片协同工作奠定低功耗基础。
Abstract
Modern applications require hardware accelerators
to maintain energy efficiency while satisfying the increasing
computation requirements. However, with evolving standards and
rapidly changing algorithmic complexity as well as rising design
costs at advanced technology nodes, the iterative development of
inflexible accelerators for such applications becomes ineffective.
The reconfigurable architectures can provide a higher throughput
and the required flexibility, but with substantial energy and area