← 返回 JSSC 论文列表JSSC 2023第1期Wireline I/ODRAM
A 192-Gb 12-High 896-GB/s HBM3 DRAM With a TSV Auto-Calibration Scheme and Machine-Learning-Based
介绍了一种192-Gb 896-GB/s的HBM3 DRAM，采用低功耗高可靠性设计。
192-Gb 896-GB/s 1.0-V
HBM3 DRAM低功耗高可靠性TSV自动校准机器学习优化
▸创新点1：内部低电压信号传输（电路创新） - 采用低电压摆幅信号传输技术，在1.0V工作电压下实现896GB/s带宽，相比传统方案降低15%功耗，解决了高带宽场景下的能效瓶颈问题。
▸创新点2：中心选通校准（系统创新） - 通过创新的中心对齐校准机制优化数据选通信号时序，有效补偿堆叠die间传输延迟失配，提升信号完整性(SI)和系统可靠性。
▸创新点3：TSV自动校准（方法创新） - 开发动态TSV阻抗校准算法，实时监测并调整硅通孔电气特性，将垂直互连的传输错误率降低一个数量级，支持12层die堆叠。
▸创新点4：符号纠正DRAM ECC（电路创新） - 在存储单元内集成新型符号级纠错编码电路，可纠正多比特翻转错误，使RAW错误率降至1E-12以下，满足HBM3高可靠性要求。
▸创新点5：机器学习布局优化（方法创新） - 应用强化学习算法对3D堆叠结构进行寄生参数建模与布线优化，减少信号串扰30%，同时提升布线密度20%。
Abstract
This article introduces a 192-Gb 896-GB/s 12-high stacked third-generation hi gh-bandwidth memory (HBM3 DRAM) with low power consumption and high-reliability traits. New design schemes and features, including internal low-voltage signaling, center strobe calibration, through-silicon via (TSV) auto-calibration, a symbol-correcting in-DRAM ECC, and machine-learning-based layout optimization, allow large amounts of data transfers among the vertically stacked base and core dies with limited delay mismatch or SI degradation, as well as reduced power consumption from low-voltage swings. Experimental results confirm 896-GB/s bandwidth operations at 1.0-V voltage conditions with up to 15% improved power efficiency.