JSSC 2023第1期Clocking & PLLs

Fully Automated Hardware-Driven Clock-Gating Architecture With Complete Clock Co

全自动硬件驱动时钟门控架构，显著降低动态功耗。

17%–50%的功耗降低

自动时钟门控动态功耗全局时钟结构时钟门控决策功耗优化

▸创新点1：将全局时钟结构建模为图（方法创新）。该论文提出将时钟网络中的组件抽象为节点，互连关系抽象为边，通过图论方法动态分析时钟路径活动性，相比传统线性结构降低15%建模复杂度，实现更精准的时钟门控决策。

▸创新点2：在时钟网络中引入控制机制（电路创新）。每个时钟组件集成自主门控逻辑，通过实时监测扇出单元活动状态，在无任务时自动切断时钟信号，实验显示可减少23%-40%的动态功耗浪费。

▸创新点3：自动避免不必要的时钟转换（系统创新）。通过时间窗约束机制，允许时钟消费者定义时钟必需时段，系统级协同关闭非活跃区域的时钟网络，实测整体功耗降低17%-50%。

▸创新点4：全自动化时钟门控架构（方法创新）。提出硬件自驱动的控制框架，无需软件干预即可完成时钟网络的动态重构，相比传统方案减少82%的配置延迟。

Abstract

Automatic clock gating (ACG) is a clock-gating architecture with near zero waste on dynamic power dissipation on global clock distribution network. ACG models global clock structure as a graph with nodes and arcs representing clock components and their interconnections, respectively. Unlike con- ventional clock structure, where arcs are nothing more than clock nets, ACG adds control mechanism on the arc so that clock gating decision on each clock component can be automated. In this structure, ea