JSSC 2023第2期Data Converters40nmSAR ADCNeural Network Accelerator

A 60-MSs 5-MHz BW Noise-Shaping SAR ADC With Integrated Input Buffer Achieving 8

一款40nm CMOS工艺的60-MS/s 5-MHz带宽噪声整形SAR ADC，集成高线性输入缓冲器。

40nm CMOS, 2.5V/1.1V双电源, 60MS/s, 5MHz BW, 8.06mW

噪声整形SAR ADC输入缓冲器动态电平移位失配误差整形符号间干扰校正

▸创新点1：动态电平移位(DLS)技术（电路创新）：通过自适应调整集成输入缓冲器的输出共模电压，解决了电容数字模拟转换器(CDAC)顶板电压击穿问题，同时优化了线性度，显著提升了ADC的整体性能。

▸创新点2：失配误差整形(MES)技术（方法创新）：利用MES技术有效减少了CDAC的失配误差，尽管引入了符号间干扰(ISI)误差，但通过后续的校正技术进一步提升了ADC的线性度。

▸创新点3：符号间干扰误差校正(IEC)技术（方法创新）：提出了一种新的ISI误差校正技术，有效缓解了MES技术带来的副作用，进一步提高了ADC的线性度和信号处理精度。

▸创新点4：双校准技术（系统创新）：在前台和后台校准中同时采用校准技术，提高了子范围ADC和NS滤波器的增益精度，确保了系统在不同工作条件下的稳定性和准确性。

Abstract

This article presents a 60-MS/s 5-MHz BW noise- shaping (NS) successive-approximation-register (SAR) analog-to- digital converter (ADC) with an integrated highly linear input buffer in a 40-nm CMOS process. A dynamic level-shifting (DLS) technique is proposed to adaptively adjust the output common-mode voltage of the integrated input buffer for different operation phases, achieving the optimal linearity while alleviating the voltage breakdown problem at the capacitive digital-to-analog converter