← 返回 JSSC 论文列表JSSC 2023第2期Digital Circuits65nm
A Dynamic-Precision Bit-Serial Computing Hardware Accelerator for Solving Partia
提出一种动态精度位串行计算硬件加速器，用于求解偏微分方程
65nm CMOS, 1V, 25.6MHz, 1.59nJ/iteration
硬件加速器偏微分方程有限差分法位串行计算动态精度
▸创新点1：动态可重构计算位精度（方法创新）。通过硬件支持运行时动态调整计算精度（如16位到更低位数），在保证计算精度的前提下显著降低能耗，实测16位精度下能耗仅1.59nJ/迭代。
▸创新点2：21×21位串行处理单元阵列（系统架构创新）。采用全数字化的二维网格结构直接映射FDM算法，PE间通过晶格连接实现四邻通信，消除数据搬运开销，面积效率达0.462mm²/441PE（65nm工艺）。
▸创新点3：残差位串行计算方法（电路创新）。通过位串行加法器、移位寄存器和累加器的协同设计，将传统并行计算转化为串行流水，降低开关活动因子，实测工作频率达25.6MHz@1V。
▸创新点4：棋盘格更新方法（算法-硬件协同创新）。通过奇偶分步更新策略将迭代周期压缩至2个时钟周期，且与网格规模无关，突破传统弛豫法的吞吐量瓶颈。
Abstract
This article presents an all-digital hardware accel-
erator for solving partial differential equations using the finite
difference method (FDM) with dynamically reconfigurable com-
puting bit precision. The proposed accelerator consists of
21 × 21 bit-serial processing elements (PEs) to compute
2-D grid solutions with massive parallelism. The 21 × 21 bit-
serial PEs are connected in a lattice structure, and a PE
communicates with four neighboring PEs to update the grid
solutions. A PE comprises fo