← 返回 JSSC 论文列表JSSC 2023第3期RF & Wireless16nm
A 112-Gb-s -82-dBm Sensitivity 4-PAM Linear TIA in 16-nm CMOS With Co-Packaged P
16nm FinFET CMOS工艺下112Gb/s 4-PAM线性TIA，支持下一代数据中心光接收器。
63-dBΩ增益，32-GHz带宽，16.9 pA/√Hz噪声密度，0.9V供电，47mW功耗
线性TIA4-PAMFinFET CMOS数据中心光接收器
▸创新点1：三阶段TIA结构（方法创新） - 采用分流反馈级、数字可编程连续时间线性均衡器(CTLE)和可变增益放大器(VGA)的三级结构，通过优化各级带宽分配（第一级低带宽，后级CTLE恢复带宽）实现宽带低噪声设计，支持112Gb/s 4-PAM信号处理。
▸创新点2：宽带低噪声设计（电路创新） - 通过第一级低带宽设计结合CTLE的带宽恢复技术，显著降低噪声（输入参考电流噪声密度16.9 pA/√Hz），同时扩展总带宽至32GHz，满足高速光通信需求。
▸创新点3：单端转伪差分架构（系统创新） - 采用基于逆变器的单端结构，在末级实现单端至伪差分转换，以0.9V低电源电压实现63dBΩ增益和47mW低功耗，解决了传统差分架构的功耗与复杂度问题。
▸创新点4：光电协同封装优化（封装创新） - 通过优化光二极管-接收器(PD-to-RX)互连结构并应用电感峰化技术，降低寄生效应，实测实现-82dBm灵敏度和112Gb/s传输，无需后均衡即可满足FEC标准（SER 4.8×10⁻⁴）。
Abstract
A flip-chip co-packaged linear transimpedance
amplifier (TIA) in 16-nm fin field effect transistor (FinFET)
CMOS demonstrating 112-Gb/s four-level pulse-amplitude modu-
lation (4-PAM) with −8.2-dBm sensitivity is presented in support
for optical receivers required in the next-generation intra-
data center links. A proposed three-stage TIA is comprised
of a shunt-feedback stage followed by digitally programmable
continuous-time linear equalizers (CTLEs) and a variable gain
amplifier (VGA). Broadband l