← 返回 JSSC 论文列表JSSC 2023第3期Clocking & PLLs40nmPLLVCO
A 16-GHz DPLL Using Feedforward Phase-Error Cancellation
提出了一种采用前馈相位误差消除技术的16GHz数字锁相环，提升了相位噪声性能。
40nm CMOS, 1.1V, 5mW, 788fs rms jitter, -57.84dBc reference spur
数字锁相环前馈相位误差消除无死区检测器相位噪声CMOS
▸创新点1：前馈相位误差消除技术（系统创新） - 采用数字控制延迟线（DCDL）快速消除数字控制环形振荡器的相位误差，显著提升相位噪声性能，实测1.6GHz下积分抖动低至788fs（1kHz-100MHz）。
▸创新点2：无死区Bang-Bang相位频率检测器（电路创新） - 提出新型BBPFD结构消除传统死区问题，增强时间数字转换器（TDC）分辨率，为高精度相位检测提供硬件基础。
▸创新点3：自适应环路增益校准技术（方法创新） - 通过实时校准前馈路径的环路增益，确保系统在不同工艺角和工作条件下的稳定性，功耗仅5mW@1.1V。
▸创新点4：微型化系统集成（系统创新） - 在40nm CMOS工艺中实现0.05mm²超小面积，同时达成-57.84dBc参考杂散抑制（50MHz参考频率），展现高集成度优势。
Abstract
A digital phase-locked loop (DPLL) using the feed-
forward phase-error cancellation (FPC) is presented. The phase
error of this DPLL using a digitally controlled ring oscillator
is quickly canceled by a digitally controlled delay line (DCDL),
which improves the phase noise performance. The loop gain of
this FPC DPLL is also calibrated. In addition, a dead-zone-free
(DZF) bang-bang phase-frequency detector (BBPFD) is presented
to enhance the resolution of the time-to-digital converter (TDC).
This