← 返回 JSSC 论文列表JSSC 2023第3期Memory28nmSRAMCIM
A 8-b-Precision 6T SRAM Computing-in-Memory Macro Using Segmented-Bitline Charge
提出一种新型SRAM-CIM结构，提升能效并降低计算延迟。
28nm CMOS, 7.2ns计算延迟, 22.75 TOPS/W能效
SRAM-CIM分段位线位线组合源注入能效优化
▸创新点1：分段位线电荷共享方案（SBCS）是一种电路创新，通过将位线分段并利用电荷共享原理实现低功耗的乘加运算（MAC），同时保持高信号容限，解决了传统SRAM-CIM中信号衰减和能耗高的问题，实测能效达22.75 TOPS/W。
▸创新点2：位线组合方案（BL-CMB）属于系统级创新，通过动态合并位线减少ADC数量，在能效（EF）和推理精度之间提供可配置的权衡选项，显著降低了模拟读出电路的面积和功耗开销。
▸创新点3：源注入局部乘法单元（SILMC）结合两种全局位线开关的电路设计创新，支持SBCS和BL-CMB方案，并在晶体管工艺波动下保持稳定的信号容限，确保8位输入/权重下20位近全精度输出。
▸创新点4：优先混合ADC（方法创新）通过优化模拟读出架构，在7.2 ns计算延迟内实现高精度量化，同时抑制了传统逐次逼近ADC的面积和功耗代价。
Abstract
Advances in static random access memory (SRAM)-
CIM devices are meant to increase capacity while improving
energy efficiency (EF) and reducing computing latency ( T
AC).
This work presents a novel SRAM-CIM structure using:
1) a segmented-bitline charge-sharing (SBCS) scheme for
multiply-and-accumulate (MAC) operations with low energy
consumption and a consistently high signal margin across MAC
values; 2) a bitline-combining (BL-CMB) scheme to reduce the
number of analog-to-digital converters (ADC