JSSC 2023第4期Data Converters65nmSAR ADC

A 773-dB SNDR 625-kHz Bandwidth Continuous-Time Noise-Shaping SAR ADC With Duty-

本文提出了一种采用连续时间噪声整形技术的SAR ADC，通过去除采样开关和占空比设计实现高性能。

65nm CMOS, 77.3-dB SNDR, 625-kHz带宽, 13.5 µW功耗

噪声整形SAR ADC连续时间占空比抗混叠

▸创新点1：连续时间噪声整形技术（系统创新）。该论文首次在NS-SAR ADC中采用连续时间Gm-C积分器，实现了固有的抗混叠功能，显著提升了系统的抗干扰能力，同时降低了功耗，实现了77.3-dB的SNDR和174.0 dB的Schreier FoM。

▸创新点2：去除采样开关设计（电路创新）。通过移除SAR ADC的采样开关，解决了连续时间积分器与离散时间SAR ADC之间的时序冲突，简化了电路结构，同时通过冗余设计确保了输入信号的准确跟踪。

▸创新点3：占空比优化时序冲突（方法创新）。采用5%的占空比设计，有效分配了采样时钟周期，使SAR转换在5%的时间内完成，同时理论分析表明其对信号传递函数和噪声传递函数的影响可忽略，确保了系统性能的稳定性。

▸创新点4：前馈路径优化线性度（电路创新）。利用NS-SAR ADC架构中的固有前馈路径，降低了对积分器输出摆幅和线性度的要求，进一步提升了系统的整体性能和能效比。

Abstract

This article presents a ﬁrst-order continuous-time (CT) noise-shaping successive-a pproximation-register (NS-SAR) analog-to-digital converter (ADC). Different from other NS-SAR ADCs in literature, which are discrete-time (DT), this ADC utilizes a CT G m-C integrator to realize an inherent anti-aliasing function. To cope with the timing conﬂict between the DT SAR ADC and the CT integrator, the sampling switch of the SAR ADC is removed, and the integrator is duty cycled to leave 5% of the sampling