← 返回 JSSC 论文列表JSSC 2023第6期Power Management28nmLDO
An Output-Capacitor-Free Synthesizable Digital LDO Using CMP-Triggered Oscillato
一种无需输出电容的可综合数字LDO，采用比较器触发振荡器实现高效调节。
28nm CMOS, 0.5-1.0V, 160-480mA, 7.7-241µA, 1.4ns响应时间
数字LDO可综合设计比较器触发振荡器异步补偿无输出电容
▸创新点1：无需输出电容设计（系统创新）。该DLDO通过精细和粗调双环路结构实现稳定电压调节，消除了传统LDO对输出电容的依赖，显著减小了芯片面积（0.049mm²）并支持快速负载瞬态响应（1.4ns）。
▸创新点2：比较器触发振荡器（电路创新）。采用CMP触发的振荡器生成高频时钟信号，巧妙规避了比较器亚稳态问题，同时利用标准单元实现可综合设计，提升系统可靠性及工艺兼容性。
▸创新点3：异步电压跌落补偿（方法创新）。通过电压跌落检测器和锁存驱动器组合，在负载电流突变（20mA→450mA）时实现112mV电压跌落补偿，响应时间仅2ns边缘触发，大幅提升动态性能。
▸创新点4：可综合数字架构（设计创新）。全设计基于标准单元实现，支持自动化综合流程，在28nm CMOS工艺下达成9.8A/mm²电流密度，兼具高集成度与制造便利性。
Abstract
This article presents a synthesizable digital
low-dropout regulator (DLDO) that precludes the use of an out-
put load capacitor. For efficient regulation, the DLDO consists of
fine and coarse loops that have different load conditions to oper-
ate. The dual loops are made of typical standard cells to improve
the synthesizability. In the coarse loop, a comparator (CMP)-
triggered oscillator is employed to generate a high-frequency
clock signal without concerning the metastability in the CMP.
In orde