← 返回 JSSC 论文列表JSSC 2023第7期Data Converters65nmDACSRAM
A Bit-Serial Compute-in-SRAM Design Featuring Hybrid-Integrating ADCs and Input
提出一种基于混合集成ADC和输入的位串行SRAM计算设计，提升能效和精度。
153–2453.76 TOPs/W
SRAM计算ADC位串行能效神经网络
▸创新点1：二进制加权位线预充电方案（电路创新） - 通过专用参考电压在电荷域中实现输入位串行乘法，无需专用DAC电路，显著减少面积和能耗，解决了传统CIM设计中DAC的非线性、泄漏和工艺变化问题。
▸创新点2：泄漏容忍的输入依赖位线保持电路（电路创新） - 采用输入依赖的位线保持电路，有效维持局部位线电压，提高电路在泄漏电流下的稳定性，增强了系统的可靠性和能效比。
▸创新点3：基于混合电荷共享的集成ADC（电路创新） - 利用参考电压优化ADC转换时间，实现紧凑型ADC设计，提升ADC延迟性能，同时保持高能效（153–2453.76 TOPs/W）。
▸创新点4：高效数据移动与模数协同计算（系统创新） - 通过优化数据流和模数协同计算，进一步提升整体系统的能效和性能，比现有技术提升2.3倍能效。
Abstract
The major challenge faced by modern compute-in-
memory (CIM) designs is that they rely heavily on mixed-signal
data converters such as digital-to-analog converters (DACs) and
analog-to-digital converters (ADCs) that contribute to ∼15%
area and ∼50% energy of the overall macro and are susceptible
to non-linearities, leakage, and process variations, which causes
deep neural network (DNN) inference/training accuracy loss.
As DNN models increase in size, the number of DACs steps
required per inferen